深入解析USB2.0 PHY寄存器：从CDR到RX/TX的硬件控制与调试

1. USB2.0 PHY寄存器硬件与软件的握手点在嵌入式系统开发尤其是涉及高速串行通信接口的驱动开发时我们常常会听到一个词“寄存器”。对于很多刚入行的工程师来说寄存器编程可能意味着对着几百页甚至上千页的技术参考手册TRM去查找一个个十六进制的地址和神秘的比特位定义然后写下一行行看似晦涩的write_reg(0xF908200, 0x00000001)代码。这过程确实有些枯燥但如果你理解了寄存器究竟是什么以及它背后所代表的硬件与软件的“握手”逻辑你就会发现这其实是与硬件直接对话、实现精准控制的最核心技能。简单来说你可以把整个SoC片上系统想象成一个庞大的现代化工厂。CPU是工厂的中央控制室负责下达生产指令和调度。而USB PHY、GPIO、I2C控制器这些外设就是工厂里一个个功能各异的车间比如装配车间、喷涂车间、质检车间。寄存器就是每个车间门口的那个“控制面板”。这个面板上有一排排的开关、旋钮和指示灯。开关和旋钮可写的寄存器位用来配置车间的工作模式——比如“全速生产”还是“低速节能模式”、“启用自动质检”还是“手动抽检”。指示灯只读的寄存器位则用来向控制室报告车间状态——比如“生产线就绪”、“质检出错”、“原料不足”。当我们编程时write_reg操作就是中央控制室CPU派出的指令员跑到USB PHY车间的控制面板前拨动某个特定的开关。read_reg操作则是指令员去查看某个指示灯是否亮起。这一切都是通过“内存映射I/O”实现的芯片设计者预先规定好访问内存地址0xF908200这个位置并不是去读写真正的内存而是直接连通到了USB PHY车间控制面板的某个特定区域。这就是为什么对寄存器的操作能直接控制硬件行为。今天我们就以德州仪器TIAM62L系列处理器中的USB2.0 SuperSpeed PHYUSB2SS_PHY2模块为例深入它的“车间”看看那些控制着高速数据传输命脉的“控制面板”——特别是CDR时钟数据恢复、RX接收和TX发送相关的寄存器组。理解它们你就能真正驾驭USB这个无处不在的接口在物理层上的行为。2. 核心模块与寄存器地图概览在AM62L的USB2SS模块中PHY物理层是负责处理最底层电气信号的部分。它将来自MAC媒体访问控制层的数字逻辑信号转换成能在USB差分数据线D和D-上传输的模拟信号反之亦然。USB2SS_PHY2模块内部又细分为多个子模块每个子模块的功能由一组连续的寄存器来控制。我们拿到的这份寄存器列表正是这些子模块控制接口的详细定义。首先我们需要建立一个宏观的地址空间概念。所有寄存器的访问都基于一个基地址Base Address。对于AM62LUSB0控制器对应的PHY寄存器基地址通常是0x0F90 8000而USB1控制器则是0x0F91 8000。我们文档中看到的诸如0F90 81D4h、0F90 8200h这样的“物理地址”是绝对地址。在实际编程中我们更关心的是相对于模块基地址的“偏移量”Offset。例如USB2SS_PHY2_RX_REG0的偏移量是0x200这意味着在驱动代码中我们访问它的地址通常是phy_base_addr 0x200。这些寄存器大致可以归为几类功能集群测试与调试寄存器如USB2SS_PHY2_TED_REG4通常用于芯片生产测试或深度调试在正常应用软件中严禁操作。数字逻辑控制寄存器如USB2SS_PHY2_DIG_UNUSED_REGx其命名中的“UNUSED”已经暗示这些寄存器位可能是为未来功能预留或内部使用应用层不应触碰。中断状态寄存器如USB2SS_PHY2_INTERRUPT_REG1/2用于管理和标志PHY内部的各种事件和错误。接收路径控制寄存器USB2SS_PHY2_RX_REG0/1/2/3负责配置接收链路的参数如EOP帧结束包检测、超时设置等。发送路径控制寄存器USB2SS_PHY2_TX_REG0/1负责配置发送链路的参数如前导码、SOF帧起始包扩展等。时钟数据恢复控制寄存器USB2SS_PHY2_CDR_REG0到USB2SS_PHY2_CDR_REG8这是高速模式下的核心负责从数据流中恢复出同步时钟并进行动态校准。一个非常重要的原则是对于标记为“Reserved”保留或“This is a reserved register or field”的寄存器或位域绝对不要进行读写操作。这些区域可能用于芯片内部测试、未来功能扩展或者直接连接着敏感的模拟电路。误写可能导致PHY功能异常、性能下降甚至硬件锁死。在初始化时安全的做法是只对明确需要配置的位进行写入其他位保持复位默认值通常为0。3. 接收路径RX寄存器深度解析接收路径是USB设备理解主机发送来数据的关键。USB数据以包Packet的形式传输每个包以SYNC字段开始以EOPEnd Of Packet信号结束。RX寄存器的核心任务就是可靠地检测到这些边界并正确采样中间的数据。3.1 RX_REG0全速/低速EOP检测与超时控制USB2SS_PHY2_RX_REG0的偏移地址是0x200。我们逐位分析其功能尽管文档标注为保留但其命名揭示了设计意图FS_EOP_SE0_EN (Bit 0) 与 FS_EOP_SE0_THRESHOLD (Bit [2:1])功能用于全速Full-Speed 12 Mbps模式下的EOP检测。USB的EOP信号表现为持续至少2个位时间的SEOSingle-Ended Zero即D和D-同时为低状态。原理FS_EOP_SE0_EN位使能此检测器。FS_EOP_SE0_THRESHOLD则可能用于设置一个检测阈值比如需要连续采样到多少个位的SEO才判定为有效的EOP。这有助于提高抗噪声能力避免因线路上的短暂干扰而误判EOP。实操注意在典型的PHY设计中这个阈值通常由硬件根据USB规范固定设置软件无需调整。除非在极端嘈杂的环境下并且有充分的信号完整性分析支持否则不应修改默认值。HS_SYNC_DET_BITS (Bit 3)功能高速High-Speed 480 Mbps模式下的SYNC模式检测位宽配置。原理USB高速模式以一段特定的同步序列SYNC Pattern开始接收端需要正确识别这个序列来对齐数据。此位可能用于配置检测该序列所需的连续正确比特数。更多的比特数意味着更严格的同步条件可靠性更高但对时钟抖动的容忍度会下降。FSLS_TIMEOUT_EN (Bit 4) 与 FSLS_NO_EOP_TIMEOUT (Bit [7:5])功能全速/低速无EOP超时机制。原理这是一个重要的错误恢复机制。如果接收机开始接收一个包检测到SYNC但在预期的时间内一直没有检测到有效的EOP这个包很可能已经损坏例如由于电缆断开或严重干扰。FSLS_TIMEOUT_EN使能超时计数器。FSLS_NO_EOP_TIMEOUT则设置超时的时长单位可能是位时间bit time的倍数。经验之谈使能超时检测是保证驱动健壮性的好习惯。当超时发生时PHY应产生一个错误状态可能在状态寄存器中驱动层需要据此丢弃当前错误数据包并可能重置接收状态机准备接收下一个包。超时值需要设置合理太短可能导致长数据包被误判太长则影响错误恢复速度。通常参考USB协议规范中对包间间隔Inter-packet Gap和包最大长度的规定来设定。3.2 RX_REG1低速EOP检测与全速无EOP超时USB2SS_PHY2_RX_REG1偏移地址0x204与RX_REG0功能互补。LS_EOP_SE0_EN (Bit 1) 与 LS_EOP_SE0_THRESHOLD (Bit [7:2])功能专用于低速Low-Speed 1.5 Mbps模式的EOP检测。原理低速模式的EOP信号是SEO状态但其持续时间与全速不同。这个阈值就是用来适配低速模式的时序要求。同样LS_EOP_SE0_EN是使能位。场景区分一个USB PHY需要同时支持全速/高速和低速通过上拉电阻位置区分。当设备被枚举为低速设备时PHY内部的逻辑应自动或通过软件配置切换到使用低速EOP检测阈值。确保这两个阈值根据工作模式正确切换至关重要。FS_NO_EOP_TIMEOUT_EN (Bit 0)功能专门用于全速模式的无EOP超时使能。为什么单独设置这可能是因为全速和低速的超时计数器逻辑或时钟源不同需要独立控制。在实际编程中我们通常会将FSLS_TIMEOUT_EN和FS_NO_EOP_TIMEOUT_EN都使能以确保所有速度模式都有超时保护。3.3 RX_REG2/3接收状态与错误标志USB2SS_PHY2_RX_REG2(偏移0x234) 和RX_REG3(偏移0x238) 是只读的状态寄存器。它们是驱动工程师诊断问题的“眼睛”。关键状态位解析SYNC_DETECTED指示是否检测到有效的SYNC字段。这是接收一个数据包的开始。EOP_DETECTED和HS_EOP_DETECTED指示是否检测到EOP。HS_EOP_CONDITION和NORMAL_EOP可能进一步区分高速和全速/低速的EOP类型。START_FLAG可能标识一个数据包接收的起始。RX_STATE_BITUNSTUFF显示接收状态机当前处于比特填充Bit Stuffing解码的哪个阶段。USB协议使用比特填充来保证足够的信号跳变接收端需要移除这些填充位。关键错误标志解析EB_ERROR可能指“Elastic Buffer”错误。弹性缓冲区用于平滑发送端和接收端之间的时钟差异。溢出或下溢会导致此错误。CDR_ERROR时钟数据恢复电路错误。这是高速模式下非常严重的错误意味着PHY无法从输入信号中锁定时钟通常与信号质量差、阻抗不匹配或参考时钟问题有关。ALIGNMENT_ERROR数据对齐错误。可能发生在并行数据总线PHY与MAC之间上表示接收到的数据字节边界不对齐。BIT_UNSTUFF_ERROR比特填充错误。接收端在移除填充位时发现违反规则的序列表明数据传输过程中可能发生了比特错误。NO_EOP与超时功能相关表示一个包开始后在超时期限内未收到EOP。调试心得当USB通信出现间歇性失败或大量错误时第一件事就是轮询或通过中断来读取这些状态寄存器。例如如果频繁出现CDR_ERROR你应该首先怀疑硬件问题检查USB差分线的布线、阻抗控制、终端匹配以及PHY的参考时钟是否干净稳定。如果出现BIT_UNSTUFF_ERROR则更可能是数据内容层面的问题可能与驱动层的缓冲区管理或DMA设置有关。将这些错误标志与系统日志关联是定位复杂问题的起点。4. 发送路径TX寄存器配置要点发送路径相对接收路径简单主要确保发送的信号符合USB电气规范和时序要求。4.1 TX_REG0前导码与SOF扩展USB2SS_PHY2_TX_REG0偏移地址0x208。FS_PREAMBLE_EN (Bit 3)功能全速模式前导码使能。原理在USB全速/低速模式下主机在发送数据包前会先发送一个至少8个位时间的“唤醒”信号K状态称为前导码Preamble用于同步下游设备的时钟。这个位可能允许设备在作为主机如在OTG模式下时控制是否发送前导码。对于普通设备通常保持默认。SOF_EXTENSION_EN (Bit 0) 与 SOF_EXTENSION (Bit [2:1])功能SOFStart Of Frame包扩展。原理SOF包是高速模式下主机每毫秒发送一次的帧起始标志。某些特殊应用或测试场景可能需要延长SOF包的时间。SOF_EXTENSION_EN使能扩展功能SOF_EXTENSION设置扩展量。注意除非有非常特定的兼容性需求或进行协议测试否则不应修改此设置。非标准的SOF长度可能导致某些主机控制器或设备无法正确识别帧边界。4.2 TX_REG1前导码数值USB2SS_PHY2_TX_REG1偏移地址0x20C仅包含PREAMBLE_VALUE字段。功能可能用于定义在全速/低速模式下发送的前导码的具体模式。标准USB前导码是固定的连续的K状态此寄存器可能用于自定义或测试。在正常应用中必须保持为默认值0以发送标准前导码。5. 时钟数据恢复CDR寄存器精讲CDR是USB2.0高速模式480Mbps的“心脏”。由于USB采用嵌入式时钟数据流本身携带时钟信息接收端必须从数据中实时恢复出与发送端同步的时钟才能正确采样。CDR寄存器组就是用来微调这个精密恢复过程的。5.1 CDR_REG0基础时钟与静噪控制USB2SS_PHY2_CDR_REG0偏移地址0x210。PLL_CLKDIV_EN (Bit 3) 与 PLL_CLKDIV (Bit [5:4])功能锁相环PLL时钟分频器使能与配置。原理CDR内部通常有一个PLL来产生恢复的时钟。这个分频器可能用于调整PLL的输出频率或环路带宽以适应不同的数据速率或优化抖动容限。这是高级调优参数除非有芯片厂商的明确指导或深入的信号完整性分析否则不应更改。SQUELCH_DELAY_EN (Bit 0) 与 SQUELCH_DELAY (Bit [2:1])功能静噪Squelch延迟设置。原理静噪电路用于检测差分线上的信号幅度。当幅度低于一定阈值时如电缆断开判定为无效信号并关闭接收器以避免噪声被误认为数据。SQUELCH_DELAY设置了从检测到信号幅度不足到实际触发静噪动作之间的延迟时间。适当的延迟可以避免因短暂的信号跌落例如连接器轻微晃动而误触发静噪。调优建议在连接器质量一般或线缆较长的应用中可以适当增加一点延迟例如从默认的0增加到1或2以增强连接鲁棒性。但延迟过长会降低对真实断开连接的响应速度。5.2 CDR_REG1动态校准机制USB2SS_PHY2_CDR_REG1偏移0x214其描述中明确提到了“dynamic calib controls”这是保证CDR长期稳定工作的关键。DYNAMIC_CALIB_EN (Bit 0)功能动态校准使能。原理工艺偏差、电压和温度变化PVT会影响模拟电路的特性。动态校准功能允许CDR电路周期性地进行自校准以补偿这些变化保持最佳的采样点位置。在绝大多数应用中必须使能此功能以确保高速数据传输的长期可靠性。CALIB_SPC_THRESHOLD_EN (Bit 2) 与 CALIB_SPC_THRESHOLD (Bit [5:3])功能连续校准间隔阈值。原理这是本寄存器组中少数有明确功能描述的字段。它控制两次连续自动校准之间的时间间隔。文档说明当CALIB_SPC_THRESHOLD_EN0时默认间隔为5微秒us当1时间隔由CALIB_SPC_THRESHOLD的3位值决定0对应0us 1对应1us ... 7对应7us。配置考量更频繁的校准间隔短能更好地跟踪快速变化但会增加功耗并可能短暂干扰数据接收较长的间隔节省功耗但可能跟不上快速的环境变化。对于温度变化缓慢的嵌入式设备使用默认的5us或稍长的间隔是平衡功耗与性能的好选择。对于移动或宽温域设备可能需要更频繁的校准。CALIB_ITERATION (Bit 1) 与 CALIB_COMP_OUT (Bit 6)功能校准迭代次数与比较器输出。原理CALIB_ITERATION可能控制每次校准过程进行的调整步数或精度。CALIB_COMP_OUT可能是一个只读状态位指示内部校准比较器的输出结果用于高级监控。通常无需配置。5.3 CDR_REG2/3/4使能、状态与高级控制CDR_REG2 (偏移0x218)包含一系列使能位如HSRX_EN高速接收使能、CALIB_CLOCK_EN校准时钟使能、CALIB_OUT_EN校准输出使能。这些通常是初始化序列的一部分需要按照芯片特定的启动流程依次打开。CDR_REG3 (偏移0x21C)状态寄存器。CALIB_ACTIVE指示校准正在进行CALIB_DONE指示校准完成CALIB_CODE可能是当前校准得出的控制码只读。在驱动初始化时可以轮询CALIB_DONE位来等待PHY校准完成然后再开始数据传输。CDR_REG4 (偏移0x220)包含更多精细控制如FILTER_EN可能使能数字滤波器以减少抖动、DECISION_ERROR_EN使能判决错误检测、LATENCY_THRESHOLD延迟阈值可能与缓冲区管理有关。这些属于性能微调参数一般保持默认。5.4 CDR_REG5/6/7/8特殊功能与保留区CDR_REG5中出现了SAMPLE_5X_EN和SMALL_PULSE_EN等位。SAMPLE_5X_EN可能指“5倍过采样”这是一种提高接收精度、对抗抖动的技术但会显著增加功耗和电路复杂度。SMALL_PULSE可能与检测短脉冲干扰有关。这些功能通常用于应对极端恶劣的信号环境或进行一致性测试普通应用禁用即可。CDR_REG6到CDR_REG8明确标记为“unused”必须保持默认值不进行任何操作。6. 中断、调试与保留寄存器处理原则6.1 中断寄存器USB2SS_PHY2_INTERRUPT_REG1和REG2用于管理PHY层产生的中断。通常包含中断状态寄存器ISR、中断使能寄存器IMR和中断原始状态寄存器IRSR。虽然文档标记为保留但其通用模式是ISR当某个事件如EOP检测完成、校准完成、发生错误发生时对应的位会被硬件置1。读ISR会清除该状态位取决于设计可能是读清零或写1清零。IMR用于屏蔽或使能特定事件触发CPU中断。向某位写1使能中断写0屏蔽。IRSR原始状态无论中断是否被屏蔽只要事件发生该位就置1。通常用于调试查看所有发生过的硬件事件。驱动设计技巧在编写PHY底层驱动时一个健壮的模式是初始化时配置IMR使能关键错误和必要事件的中断。在中断服务程序ISR中首先读取ISR值然后根据该值判断中断源并处理最后可能需要向ISR的相应位写1来清除中断标志如果硬件设计是写清零。务必查阅芯片勘误表或应用笔记确认确切的中断清除机制否则可能导致中断丢失或死锁。6.2 测试、调试与保留寄存器如USB2SS_PHY2_TED_REG4和USB2SS_PHY2_DIG_UNUSED_REGx系列其名称TED可能代表Test, Debug或描述明确指出了它们是用于测试、调试或保留的。黄金法则除非你正在使用芯片厂商提供的特定测试模式或调试工具并且完全理解其后果否则绝对不要读写这些寄存器。风险误操作这些寄存器可能导致PHY进入非标准测试模式无法通信内部校准逻辑被扰乱导致性能永久性下降甚至触发某些未公开的硬件保护机制导致模块锁死需要全局复位才能恢复。实践在你的驱动代码中最好将这些寄存器的偏移量在头文件中用注释明确标为“RESERVED - DO NOT TOUCH”。在初始化函数中不要访问这些地址。7. 实战AM62L USB2 PHY初始化流程示例理解了各个寄存器后我们将其串联成一个实用的初始化流程。以下是一个基于AM62L USB2SS_PHY2模块的简化初始化步骤框架请注意实际代码需参考TI官方SDK或驱动示例。// 假设 phy_base 是 USB2SS_PHY2 模块映射到内存的基地址 #define PHY_REG(offset) *(volatile uint32_t *)(phy_base (offset)) int usb2_phy_init(uintptr_t phy_base) { // 步骤1确保PHY处于复位状态或执行软复位具体寄存器请查TRM // PHY_REG(SOME_RESET_REG) 0x1; // delay_us(10); // PHY_REG(SOME_RESET_REG) 0x0; // 步骤2配置基础时钟和电源通常由PRCM模块控制非PHY直接寄存器 // ... // 步骤3解除PHY数字部分复位如果存在相关控制位 // ... // 步骤4配置CDR模块 - 使能动态校准设置合理间隔 uint32_t reg_val 0; // 使能动态校准使用默认5us间隔CALIB_SPC_THRESHOLD_EN 0 // CALIB_SPC_THRESHOLD_EN 在 bit 2, DYNAMIC_CALIB_EN 在 bit 0 // 假设其他位保持0 reg_val (0 2) | (1 0); // DYNAMIC_CALIB_EN 1 PHY_REG(0x214) reg_val; // CDR_REG1 // 步骤5配置RX路径 - 使能EOP检测和超时 reg_val 0; // 使能全速/低速EOP检测和超时 // 假设 FS_EOP_SE0_EN (bit0)1, FSLS_TIMEOUT_EN (bit4)1 reg_val (1 4) | (1 0); PHY_REG(0x200) reg_val; // RX_REG0 reg_val 0; // 使能低速EOP检测和全速超时 // LS_EOP_SE0_EN (bit1)1, FS_NO_EOP_TIMEOUT_EN (bit0)1 reg_val (1 1) | (1 0); PHY_REG(0x204) reg_val; // RX_REG1 // 步骤6配置TX路径 - 通常保持默认即可除非有特殊需求 // PHY_REG(0x208) 0x0; // TX_REG0 // PHY_REG(0x20C) 0x0; // TX_REG1 // 步骤7使能CDR和接收器 reg_val 0; // 假设 HSRX_EN (bit4)1, HSRX_EN_EN (bit3)1, CALIB_CLOCK_EN (bit1)1 // 注意这些位的使能顺序可能很关键需参考启动序列 reg_val (1 4) | (1 3) | (1 1); PHY_REG(0x218) reg_val; // CDR_REG2 // 步骤8等待PHY校准完成 int timeout 1000; // 超时计数 while (timeout-- 0) { if (PHY_REG(0x21C) (1 6)) { // 检查CDR_REG3的CALIB_DONE (bit6) break; } delay_us(10); } if (timeout 0) { // 初始化失败打印错误日志 return -1; } // 步骤9配置中断如果需要 // PHY_REG(0x1E8) 0x00; // INTERRUPT_REG1, 清除状态 // PHY_REG(0x1EC) 0x3F; // INTERRUPT_REG2, 使能某些中断位 // 步骤10将PHY置于正常工作模式例如连接上拉电阻检测已完成 // ... return 0; // 初始化成功 }关键注意事项顺序至关重要PHY的启动往往有严格的步骤要求例如必须先上电、提供时钟再释放复位最后配置功能寄存器。错误的顺序可能导致PHY无法正常工作。延迟等待在关键步骤如复位释放、使能校准后必须插入足够的延迟几十微秒到几毫秒让模拟电路稳定。错误处理一定要检查超时。如果校准长时间未完成可能是硬件故障如时钟未提供、电源异常。参考官方代码以上代码仅为示意。最可靠的做法是直接使用TI提供的驱动程序如基于Linux内核的phy-am62x-usb2.c或裸机SDK中的示例作为模板这些代码已经包含了芯片所有必需的步骤和勘误项处理。8. 调试技巧与常见问题排查当USB设备枚举失败或数据传输不稳定时PHY寄存器是重要的排查切点。检查电源和时钟这是基础。确认PHY的模拟电源VDDA、数字电源VDD和参考时钟CLK电压、频率、纹波都符合数据手册要求。不稳定的电源是导致CDR错误和随机失败的常见元凶。检查复位和初始化状态确认整个USB模块和PHY子模块的复位信号已正确解除。读取CDR_REG3确认CALIB_DONE位已置1。如果没有检查CDR_REG1的动态校准是否使能以及时钟是否正常。监控错误状态寄存器在通信失败时立即读取RX_REG2和RX_REG3。如果CDR_ERROR频繁出现重点检查硬件差分线阻抗应为90欧姆差分、线长、是否靠近噪声源、连接器是否完好。如果BIT_UNSTUFF_ERROR或ALIGNMENT_ERROR较多可能问题出在数字侧检查DMA配置、数据缓冲区是否对齐、驱动层的数据处理逻辑。利用低速/全速模式测试如果高速模式有问题尝试强制设备工作在全速模式。全速模式对信号完整性的要求远低于高速模式。如果全速工作正常而高速不行几乎可以断定是PCB布局、阻抗匹配或时钟质量的问题。信号完整性测量如果条件允许使用高速示波器配合差分探头直接测量USB差分线上的信号。观察眼图是否张开上升/下降时间、幅值、共模电压是否符合USB 2.0规范。这是解决高速问题最直接的手段。软件流控与日志在驱动中增加详细的日志记录每次错误发生时的寄存器快照。特别是当NO_EOP或超时发生时记录下之前接收到的数据包长度和内容有助于判断是某个特定类型的数据包引发问题还是随机错误。寄存器编程是嵌入式开发者与硬件对话的语言。面对AM62L USB2SS_PHY2这样复杂的模块逐位理解其寄存器不再是机械的记忆而是掌握其内部状态机、校准算法和错误恢复机制的过程。从被动的“配置者”转变为主动的“调试者”当通信链路出现问题时你能通过这些寄存器提供的状态窗口迅速定位问题是出在物理连接、时钟恢复还是数据协议层面。这份深入的理解是构建稳定、可靠嵌入式系统不可或缺的基石。记住最好的学习方式就是在确保有恢复手段如能重新烧录完整固件的情况下大胆地实验、修改寄存器值同时用逻辑分析仪或示波器观察实际信号的变化将软件行为与硬件现象对应起来你的调试功力自然会飞速增长。