systemVerilog 复习第一天——sv的仿真时间调度机制、enum、string、logic、数组、clock blocking

文章目录sv的仿真时间调度机制Time literalformattimescaleEvents RegionsVerilog的赋值连续赋值过程赋值eventprocesstime-solt为什么要引入event region调度机制详解简要流程图表总结sv的一些语法特性自动推断长度支持string、real等logicstringarray定宽数组动态数组clock blockingenum结语sv的仿真时间调度机制Time literalformattype timestate 4 bit 3242ps3.13ns//no space1step//only 1在整个编译文件中使用timescale或者timeprecision定义时间精度中的最小的就是1step。使用#1step可以在进入当前的timeslot前进行采样等同于在当前timeslot的prepone上进行采样。在clocking block使用clocking endclocking作为关键字主要是在interface中使用input信号默认使用#1step来采样output信号默认delay为 0。在并发断言中断言中的变量的值在prepone进行采样断言在Observed region进行计算在Reactive region判断断言成功/失败。如果断言中的变量是clocking block中的输入信号则必须采样带有#1step的clocking block的输入信号。实际是无论信号是否在clocking block中断言采样在#1setp和prepone中没有任何区别如果所有编译文件定义了相同的时间精度那么#1 #1step但如果有新的时间精度文件加入#1就可能不等于#1step所以#1是局部时间精度的函数#1step是全局的。 注意2个time slot之间并不是只有1个step可能是多个。timescaletimescale 1ns/1ps //等效于 module test timeunit 1ns timeprecision 10ps endmodule //但是timeunit 1ns //timeprecision 10ps一定要放在module块里Events RegionsVerilog的赋值简单给大家复习一下吧可能有些人不太清楚这些具体的术语连续赋值连续赋值就是一旦赋值输出将随输入改变而变化一旦修改输入则立刻体现在输出上。input a,b;wire out;assign outab;常用于组合逻辑过程赋值过程赋值只会在赋值时刻进行改变其余时间保持不变而且根据使用的赋值符号和分为阻塞赋值和非阻塞赋值。阻塞赋值 //例1initial begin ai4d1;//(1)ai4d2;//(2)//ai 最此刻为 2#20;//(3)ai4d3;//(4)bi4d4;//(5)value_blkaibi;//(6)//value_blk 最终为7#40;end非阻塞赋值 //例1initial begin ai4d1;//(1)bi4d2;//(2)//ai和bi的初始值分别为12#20;//(3)//非阻塞赋值ai4d3;//(4)bi4d4;//(5)value_nonblkaibi;//(6)#40;//value_blk 最终为3end非阻塞赋值类似于物理电路中的时序电路其中可以这样理解代码执行顺序1-2-3之后其他的非阻塞赋值(4)(5)(6)不着急执行而是列入到事件队列中一直存到#40需要被执行前即下一个时刻需要执行前(4)(5)(6)将会被同时执行此时对于value_nonblk而言其对应的ai和bi依旧是1和2,因此结果为3可用于时序电路建模。非阻塞赋值是前一个赋值并不会阻塞后一个赋值而是将所有赋值放到“事件队列”中并在该时刻的“最后”同时执行也就是说赋值过程不会阻塞。event从数学建模的角度讲sv是一个基于离散事件仿真Discrete Event Simulation缩写为DES设计的语言。与之相反的是Continuous-Time Models在一些热力学、模拟电路、纳电子器件等系统的建模中一般采取这种建模方式一般使用微积分里面学的ode或者数理方程学的pde解决当然很多没有解析解的pde也是直接采用有限差分法等方法转换为DTMDiscrete-Time Models的问题会引入一定的误差。对于DTM的问题一种是简单的设定一个时间片time slot在早期的IEEE描述里面也叫做timestep只不过现在不这么叫了在程序里面写一个for循环每delay一个time slot就计算仿真一次更新一次状态。其实游戏里面的subtick就是这个我们玩联机游戏也大多是服务器每过多少ms计算更新一次状态游戏行业叫做subtick我们IEEE就叫做time slot。sv的DES还稍微有所不同只有在有事件触发的时候才进行仿真比如*就是任何变量的改变都会触发块内仿真语句的计算posedge clk就只有时钟的上升沿是触发事件。这样的好处是在没有什么信号变化或者系统空闲的时候我们可以仿真的很快有时你仿真几千ms但因为没什么数据变化其实仿真的耗时很短而且因为fsdb或者vcd的格式只会记录数据的变化所以占用的存储也很小process事件触发的系统任务就叫做进程Processes这是sv中用于模拟电路中并发调度的单元比如原语Primitives、initial过程块、always过程块、连续赋值continuous assign、异步任务asynchronous tasks、过程赋值procedural assignment等。进程是可以被执行的有相应的状态标志state比如挂起。进程会响应输入的变化并产生对应的输出。sv的描述的对象也正是这些进程。而event可以大概分为更新事件update event仿真中net或者variable上每次的变化被认为是一次更新事件。求值事件evaluation event进程对更新事件敏感当一个更新事件被执行时所有对该更新事件敏感的进程都会被求值但是顺序是任意的。进程的求值本身也被认为是一种事件即求值事件evaluation event。更新事件和求值事件的相互交替执行推动了仿真时间的前移。time-solt时间片time-slot后简称ts是EDA工具进行仿真进程中的抽象时间单位该时间点内所有线程被划分为相应的优先级进行调度。如果线程在同一ts内被调度从外部看他们仿佛属于同一时间点“并行”执行的但是实际上是有先有后因为软件行为中不存在绝对的并行。ts存在的主要价值是能够解决一部分仿真中的竞争与冒险使仿真行为尽量与实际电路行为保持一致。归结起来一句话通过一个ts中发生的行为可以认为是实际电路中同一时刻并行完成的而在仿真中是有先后顺序调度的。一般来说改变timescale能够减少我们的time slot数量或者总的事件量那么对仿真时间就是有收益的比如1ns/10ps一般比1ns/1ps快为什么要引入event regionRace竞争 就是结果依赖于事件执行的相对时间和相对顺序。Verilog/Systemverilog需要面对两种常见的Race是Hardware Race和simulation race。Hardware race是芯片工程师最熟悉的概念这里不做介绍。什么是simulation race仿真引入的race的是由于Verilog/SV采用的event-driven仿真算法产生的由于仿真器一次只能处理一个event因此必然会将同一个time slot的event进行排序。但在实际硬件中这些事件是同时发生的这种仿真与实际硬件的偏差会引起额外Race但在实际的design中并不存在因此可能导致仿真与实际design的mismatch。正是因为这个原因Verilog中规定了一个特定的event region必须以任意的顺序来处理但每个实现都有固定的顺序。调度机制详解这是event region在verilog-2005里的标准定义总共有17个Event Regions我感觉没必要全部掌握大家真有兴趣可以去知乎看秦旋的文章。比如8个PLIProgramming Language Interface用来调用其它语言的函数的接口比如C/C感觉基本用不到要用dpi还挺麻烦的反正我一般是直接使用initial begin $system(echo 仿真开始 log.txt);$system(timeout 30 python script.py)// 调用Python脚本end这种各种其他语言函数都可以通用而且$system函数会阻塞仿真进程直到脚本执行完毕才会继续执行后续仿真代码很好用。下面是一个我觉得需要掌握的——简要流程域名作用preponed 前置区域时间片入口断言数据的采样时间这时候采样数据active/inactive/NBAmodule中代码执行时间active1.阻塞赋值\2.计算非阻塞赋值的右侧表达式RHS即Right-Hand-Side。并且把相应的更新事件调度至NBA Region(NBA即nonblocking assignment非阻塞赋值。3.连续赋值。4.调用$display系统函数。5.primitive原语计算。Inactive Region#0延迟下的阻塞赋值。observed断言检查时间re-active/re-inactive/re-NBAprogram中代码执行时间顺序和active的差不多执行系统函数e x i t 及隐式的 exit及隐式的exit及隐式的exit命令postponed时间片出口调用m o n i t o r 和 monitor和monitor和strobe系统函数看图表我们发现图表总结1.非阻塞赋值其实是分成了两个步骤先计算RHS再更新LHS中间会去完成其它事件的调度和计算。而阻塞赋值两步同时执行不存在中间插入其它事件的情况。2.2005标准相对2001标准引入了program多了Reactive Region setReactive、Re-Inactive、Re-NBA将验证代码和设计代码区域区分开了减少了竞争冒险。3.图表中也看出来为什么我们一般推荐使用asign而不是always *因为连续赋值语句会在0时刻进行触发以便传递常值而always的阻塞赋值没有这个效果2.大家可能喜欢用#0延迟去消除对同一变量赋值所引起的竞争但是其实按照编码规范来你就不应该在多个always对同一个变量进行阻塞赋值所以理论上就不应该用到#0的阻塞赋值当时很多时候其实组合逻辑的赋值很难合到一个一个块内特别是仿真的时候在逻辑先后明确的时候使用Inavtive Region也无可厚非写设计的时候就别用了。虽然Inactive Region不推荐使用但是Re-Inactive Region还是有一些独特的价值的比如开一些后台fork时你希望新开的子进程优先于父进程执行就可以这样操作program test;initial begin fork process1;process2;process3;join_none #0;//todo parent process continuesend endprogram这样就巧妙的用#0 让父进程在re-inactive region再执行了是不是挺高级。还是挺复杂的如果你没有理解这几张图表你可能还需要再去了解一些概念sv的一些语法特性自动推断长度wire[7:0]signal1,signal2,signa13;assign signal11; // equal with assign test_ signal1 8b11111111 assign signal20;// equal with assign test_ signal2 8‘h00assign signal3x; // equal with assign test_ signal3 8 bxxXXXXXx支持string、real等logiclogic 不支持 multidriver如果要写三态门比如pad的那种inout端口还是需要wirestringstring s“sv”或者bit [7:0]d “sv”string arrayMethodDescriptionSyntax Usagelen()返回字符串长度function int len();str.len();putc()替换字符串中指定位置的字符task putc(int i, byte c);str.putc(i, c);getc()返回字符串指定位置的ASCII码值function byte getc(int i);str.getc(i);compare()字符串对比区分大小写function byte compare(string str);result str.compare(target_str);icompare()字符串对比不区分大小写function byte icompare(string str);result str.icompare(target_str);substr()返回从位置i到j的子字符串function string substr(int i, int j);sub_str str.substr(i, j);arrayint array[1:2]{3,4}定宽数组// 固定大小数组声明 int fix_arr[8]; // 8元素整型固定数组是简写方式完全写是int fix_arr[0:7]; bit [3:0] rd_arr[3] ‘{1,3,5,7}; // 4位宽数组初始化注意实际元素个数与声明大小不匹配 initial begin // 使用for循环遍历数组存在潜在越界风险 for(int i0; i4; i) begin // 数组大小声明为3但循环到i4会导致越界 rd_arr[i] 2; // 按索引访问 end // 使用foreach安全遍历数组 foreach(rd_arr[i]) begin // 自动适配数组维度 rd_arr[i] 2; // 按索引访问 end end动态数组int rd_arr[]; //dynamic array Int arr_size; initial begin rd_arrnew[4]; //create array : dimension 4. for(int i0; ird_arr.size; i) begin //using for and foreach trace array rd_arr[i]2; //access by index end arr_sizerd_arry.size; //size 4 rd_arrynew[16] (rd_arr) ; //resize to 16: keep values,直接括号里给一个定宽数组也可以 arr_sizerd_arry.size; //size 16 rd_arry.delete(); //size 0 endclock blocking为什么要使用clock blocking以下简称cb因为DV要假定该RTL将来综合后的电路在timing上没有问题因此我们可以考虑利用Clocking blocks来构造一个理想的驱动和采样interface的环境。语法示例clocking cb1 (posedge clk) default input #1step output (CYCLE * 0.2); input list of all inputs ; output list of all outputs; endclocking这里需要注意的是1.cb的input是dut的outputcb的output是dut的input验证的端口和设计的端口是相反的2.default的delay最好不要直接赋多少ns这样会和仿真时clk的时钟频率相媾和是不好的coding style错误示范interface dut_if (input clk); logic [15:0] dout; logic [15:0] din; logic ld, inc, rst_n; clocking cb1 (posedge clk); default input #1ns output #1ns ; input dout; output din; output ld, inc, rst_n; endclocking endinterface正确示范interface dut_if (input clk); logic [15:0] dout; logic [15:0] din; logic ld, inc, rst_n; clocking cb1 (posedge clk); default input #1step output Tdrive; input dout; output din; output ld, inc, rst_n; endclocking endinterface在SystemVerilog的clocking block中#1step和(\CYCLE * 0.2)分别控制输入采样和输出驱动的时序具体作用如下#1step输入采样偏移含义表示输入信号在时钟事件posedge clk前1个仿真时间步的Postponed区域采样[1][9]作用避免采样时的竞争条件RACE确保采样到的是时钟边沿前的稳定值1step是SystemVerilog特殊时间单位等于当前时间精度如timescale 1ns/1ps中为1ps[9](\CYCLE * 0.2)输出驱动偏移 含义表示输出信号在时钟事件posedge clk后0.2个时钟周期驱动[2][4] 作用 模拟实际电路中的信号传播延迟 确保DUT在时钟边沿后稳定阶段接收到信号 假设CYCLE是宏定义的时钟周期值如define CYCLE 10ns则实际驱动时间为2ns后[4][9] 配置对比 类型 偏移量 时序行为 典型应用场景 输入 #1step 时钟边沿前采样稳定值 避免亚稳态 输出 (\CYCLE*0.2)时钟边沿后延迟驱动 模拟物理延迟enumtypedefenum{busy,idle}st_e;//named enum typest_e st;enum{start,do,end}a_st_e;//un-name enum typeinitial begin stidle;a_st_edo;stst_e’(1);st0;//not legal 但其实至少vcs可以跑只是有个warning这种endenum会自动推断状态代号的值比如在以下代码中Start0; do1; end2;busy0, idle1typedefenum{busy,idle}st_e;//named enum typest_e st;enum{start,do,end}a_st_e;//un-name enum typeinitial begin stidle;a_st_edo;stst_e’(1);st0;//not legalend但是必须每个状态是唯一的typedefenum{start1,do,end6,re-start}st_e;//named enum typetypedefenum{start1,do,end2,re-start}st_e;//语法报错do和end都是2结语sv的复习就先到这啦还有写语法特性比如user define typequeue等以及后面的面向对象的class等的用法之后再介绍吧感觉这种语法的东西多写写就会了单独学学了也忘后面先介绍uvm和sva吧sv的知识点遇到了再发布。